1. 서 론

인간의 뇌를 구성하고 있는 신경 네트워크는 1000억 개의 뉴런과 100조개의 시냅스로 구성되어 있으며 20 W 정도의 낮은 전력만으로도 매우 복잡한 사고들을 수행 할 수 있는 매우 효율적인 바이오 컴퓨팅 시스템이다. 최근 들어 이런 뇌의 효율적인 정보처리 메커니즘을 소 프트웨어나 하드웨어로 모방하는 기술이 상당히 각광을 받고 있다. 특히 뉴로모픽 지능형 반도체는 인공지능 기 술의 핵심 하드웨어 기술로서 뇌가 정보를 전송하고 저 장하는데 있어서 결정적인 역할을 하는 시냅스와 뉴런 을 고체기반의 전자소자로 모방하는 기술을 기반으로 하 고 있다.¹⁾ 이 중에서도 정보의 연결 통로인 인공 시냅 스 소자를 개발하는 것이 더욱 중요하며 신경 시냅스의 가변적 스파이크 특성은 고체소재 기반의 전자소자의 전 자적 또는 이온적 특성을 제어하여 구현해왔다.^2-6) 특별 히 이를 구현하기 위한 기술로서 멤리스터와 시냅스터 두개의 아키텍처가 제안되었고 주로 2단자 형태의 멤리 스터에 대한 연구가 더욱 활발하게 진행되고 있는 실정 이다.^7-9) 각 디바이스는 장단점을 갖고 있음에도 불구하 고 멤리스터는 크로스바 형태로 매우 효율적으로 집적화 할 수 있는 장점을 가지고 있지만 상대적으로 큰 전력 소비와 시냅틱 가중치를 재현성 있게 가변하고 제어하는 측면에서는 여전히 상당한 한계점을 지니고 있다.^10-13)

이에 반해, 스파이크 특성을 신뢰성 있게 구현하거나 상대적으로 낮은 전력을 소모하는 시스템을 구현하기 위 해서는 3단자 형태의 시냅스터 구조가 이상적이며, 시냅 스 소자 사이에서의 강한 전기적 반응성이 요구되기 때 문에 이를 고려하더라도 시냅스 트랜지스터가 더욱 이 상적인 형태라고 판단된다. 향후 10년 후의 뉴로모픽 기 술은 현재보다 더욱 더 지능화되고 복잡하고 정교화 된 두뇌 모방기술을 요구하게 될 것이다. 이를 구현하기 위 해서는 결국 시냅스 소자의 집적화 문제와 소비전력 문 제가 다시 불거져 나오게 될 것임이 자명하다. 이런 원 천적인 문제에 또다시 봉착하지 않기 위해서라도 시냅 스 소재와 소자에 대한 개발 시 전력소모량과 신뢰성 있 는 postsynaptic전류 특성의 구현 여부는 상당히 중요한 연구 부분이다. 이런 기술이 바탕이 되어야 향후 미래 에 요구되는 뉴로모픽 시스템을 구현하는 기술로서의 요 건을 충분히 만족시킬 수 있을 것으로 판단된다.

고로, 본 연구에서는 나노스케일 집적화가 가능하며 빠 른 이동도 특성을 구현할 수 있는 carbon nanotube(CNT) 를 시냅틱 트랜지스터의 채널로 이용하였고 polyimide(PI) 층에 6,6-phenyl-C61 butyric acid methyl ester(PCBM) 유기 저분자 물질을 혼입하여 전자를 포획시킬 수 있는 핵심 나노소재로 사용하여 비휘발성 메모리 특성과 postsynaptic전류 특성을 데모하였다. 특히, 유전체내의 PCBM 농도 구배를 제어하여 전력소모를 극도로 낮출 수 있었 고 동시에 postsynaptic 전류 특성을 재현성 있게 구현 할 수 있었다. 궁극적으로 이런 시냅스 소자를 집적화 하여 뉴로모픽 시스템에 활용하면 매우 효율적인 지능 형 정보 처리 시스템을 구현할 수 있을 것이다.

2. 실험 방법

본 연구에서는 CNT 트랜지스터의 스위칭 효과를 극 대화하기 위해 metallic CNT가 이미 대부분 제거된 형 태의 상용화 된 98 % semiconducting CNT(Nanointegris) 용액을 사용하였고 이는 density gradient centrifugation 라고 하는 방법으로 제조되었다.¹⁴⁾ 우선 CNT를 균일하 게 코팅하기 위해 SiO₂(300 nm)/p-Si 웨이퍼 표면을 산 소 플라즈마 처리를 통해 하이드록시기가 생성된 친수성 표면으로 만들어주었다. 이후에 isopropyl alcohol(IPA)용 매에 희석된 1 wt% aminopropyltriethoxy silane(APTES) 용액에 웨어퍼를 1시간 이상 dipping하여 실리콘 표면을 다시 아민기로 기능화시킨다. 이런 아민기 처리는 CNT 를 웨이퍼 내에 균일하고 밀도 있게 코팅할 수 있게 해 주는 것으로 이미 알려져 있다.^15,16) 한편, CNT를 코팅 하는 방법은 dipping, 스핀코팅, drop casting 등 다양한 방법이 존재하지만 웨이퍼내의 균일도와 최종적으로 코 팅되는 CNT의 밀도를 재현성 있게 제어하기 위해서 본 실험에서는 스핀 코팅방법을 채택하였다. 코팅횟수와 스 핀코터의 rpm을 제어하면 균일한 CNT를 증착하는 것 이 가능하다. 구입한 상용 98 % semiconducting CNT용 액은 CNT사이의 응집을 방지하기 위해 sodium dodecyl sulfate(SDS) 계면활성제가 이미 첨가되어 있었다. 스핀 코팅 후에 계면활성제를 제거하기 위해 IPA와 DI용액을 사용해 순차적으로 씻어주고 최종적으로 질소건으로 용 매를 일부 증발시키고 섭씨 100도 정도로 10분정도 어 닐링 처리해서 최종적으로 실리콘 웨이퍼에 CNT네트워 크 필름을 형성할 수 있었다. 소스와 드레인 전극을 형 성하기 위해 포토리쏘그라피 공정과 금속 리프트 오프 공정을 이용하여 Au (45 nm)/Ti(5 nm) 필름을 패터닝했 다. 이후 포토리소그래피 공정과 산소 플라즈마공정을 이 용해 CNT 네트워크 필름을 30 μm 길이와 8 μm 폭으 로 패터닝해 CNT반도체 채널을 완성하였다. 채널 위에 형성되는 polyimide(PI)는 1-vinyl-2-pyrrolidinone 용매와 희석되는 비율을 제어해 두께를 제어하고 C60의 유도체 인 6,6-phenyl-C61 butyric acid methyl ester(PCBM)은 전자를 포획시키는 반도체 저분자로 사용되었다.¹⁷⁾ 스핀 코팅 된 PI필름이나 PI:PCBM 복합체 필름은 약 섭씨 300도에서 10분간 어닐링 처리하면 cross-linking현상에 의해 단단하게 경화되어 안정된 고분자 형태의 필름이 된다. PCBM과 소스/드레인 전극을 통한 누설전류를 원 천적으로 차단하기 위해 소스와 드레인 전극 위에만 atomic layer deposition(ALD)공정을 이용해 Al₂O₃(5 nm) 를 증착하고 패터닝하였다. 또한, CNT채널과 후속 공정 에서 증착 될 게이트 전극 사이의 누설 전류를 완벽하 게 차단하기 위해 Al₂O₃ 유전층을 이빔 공정을 통해 증 착하였고 일반적으로 이런 유전체층은 블록킹 산화물이 라고 알려져왔다. 최종적으로 유전체 층위에 Al(100 nm)/ Ti(15 nm) 더블 금속층을 증착하여 게이트 전극을 형성 하였다. DC기반의 전기적 특성은 Keithley 4200 SCS반 도체 측정장비를 사용하였고 펄스인가에 따른 postsynaptic 전류 특성은 관련 측정을 위해 따로 설계된 customized 회로 시스템을 사용하여 평가하였다.

3. 결과 및 고찰

Fig. 1(a)는 CNT 반도체 채널과 Al₂O₃/PI:PCBM 유전 체를 가지고 있는 전형적인 탑게이트 트랜지스터의 3차 원 모식도이다. CNT는 네트워크로 형성되어 소스와 드 레인 전극을 연결하는 반도체 채널로 사용되기 때문에 단일벽 CNT 또는 CNT 번들 사이의 percolation이 형성 될 수 있도록 CNT 밀도를 제어하고 최적화 하는게 필 름 코팅 공정의 중요한 필수 요건 중의 하나이다. CNT 는 1~2나노미터 스케일의 매우 작은 사이즈와 빠른 이 동도 때문에 디지털 메모리 나노 소자로서 상당한 각광 을 받아왔다. 예를 들면, CNT 전자소자에서 높은 집적 도, 높은 On/Off 스위칭 비율, 빠른 스위칭 속도, 낮은 소비전력, 그리고 비 휘발성 정보 저장같이 우수한 특 성들이 구현되었다.^18-21) 한편 PCBM 저 분자는 작은 사 이즈와 분자 오비탈의 재하이브리드와 같은 독특한 특 성들 때문에 단일 전자 트랜지스터 기반의 메모리로 구 현된 적이 있으며,^22,23) 전자 친화도가 높아 PCBM 저 분 자에 주입된 전자는 안정적으로 저장되는 특성이 있다.²⁴⁾ Fig. 1(b)는 트랜지스터 채널에 존재하는 CNT 네트워크 의 atomic force microscope(AFM) 이미지이다. CNT 네 트워크는 단일벽 CNT와 CNT 번들로 주로 이루어져 있 으며 지름은 수 nm이고 길이는 대략 3 μm 이하의 CNT 들로 구성되어 있다. 단일벽 CNT보다는 여러겹이 겹쳐 진 형태의 CNT번들에 의해 주로 percolation이 이루어 져 있어 트랜지스터 채널로 사용하기 적당한 밀도로 형 성되어 있다. CNT밀도는 실험방법에서 언급된 것처럼 스 핀코팅의 속도와 횟수를 제어해서 최적화 할 수 있었다.

Fig. 1.

(a) CNT synaptic transistor with charge trapping PI:PCBM layer. (b) an AFM image of 98 % semiconducting CNT network.

본 연구에서는 다음과 같이 유전체층을 달리하여 3가 지의 서로 다른 CNT트랜지스터 소자들을 제작하였고 시 냅스 트랜지스터로서의 전기적 특성을 비교 평가하였다. 대조군 소자는 PCBM 전하 포획 저 분자가 첨가되지 않 은 Al₂O₃(50 nm)/PI(50 nm) 유전체층으로 구성된 CNT트 랜지스터 소자이며(Fig. 2(a): Control device), 첫 번째 실험군인 Al₂O₃(50 nm)/PI:PCBM (0.1 wt%; 50 nm) 유 전체층을 가진 소자(Fig. 2(b): Single PCBM device), 그리고 두 번째 실험군은 Al₂O₃(50 nm)/PI:PCBM(0.1 wt%; 30 nm)/PI:PCBM(0.05 wt%; 30 nm) 유전체층을 가 진 CNT트랜지스터 소자(Fig. 2(c): Double PCBM device) 를 각각 디자인하였다. 98 % semiconducting CNT 채널 과 서로 다른 유무기 복합 유전체로 이루어진 CNT 트 랜지스터 전자소자를 제작하였다. 본 연구의 핵심은 PCBM 유기 저 분자 물질을 PI 폴리머에 혼입하여 전자를 효 과적으로 포획시킬 수 있는 전하 포획층을 개발하고 이 를 시냅스 트랜지스터에 적용하여 전기적 특성을 평가 하고 최적화 하는 것이다. 이를 위해, Fig. 2(d)와 같이 서로 다른 3종류의 CNT 트랜지스터의 전형적인 transfer curve(드레인 전류-게이트 전압: I_d -V_g) 특성을 평가하였 다. 게이트 전압을 6V→−6V→6V로 sweep함에 따라 변경되는 드레인 전류를 연속적으로 측정하였는데 음의 게이트 전압에서 전류가 증가하고 양의 게이트 전압에 서 전류가 감소하는 전형적인 p-type 트랜지스터 특성을 보여주었다. 모든 트랜지스터 소자의 On전류는 −6 V에 서 ~200 nA로 거의 동일하였고 상대적으로 Off전류는 double PCBM소자에서 ~1 pA로 가장 낮은 특성을 보여 주었으며 On/Off비율은 대략 10⁴~10⁵정도로 계산되었다. Threshold voltage(V_th)는 PCBM층이 늘어남에 따라 왼 쪽으로 이동하였다. 이런 V_th의 음 이동은 게이트 전극 에 인가된 양의 전압이 PCBM 유기 저분자에 전자를 포 획시키고 다시 포획된 전자가 CNT에 존재하는 홀 캐리 어를 쿨롱 정전기적인 인력에 의해 끌어당겨 홀 농도를 순간적으로 증가시켰기 때문에 발생한다.5) 모든 소자들 은 히스테리시스 특성을 가지고 있었지만 Double PCBM 소자에서 가장 큰 V_th윈도우가 관찰되었고 transconductance 값 또한 가장 큰 것으로 관찰되었다.

Fig. 2.

(a-c) Schematic images of transistor device with different dielectric layers: (a) Control transistor device with Al₂O₃/PI dielectric layer; (b) Synaptic transistor with single charge trapping layer of PI:PCBM (high concentration: 1 mg), and (c) Synaptic transistor with double charge trapping layers of PI:PCBM (high concentration: 1 mg)/PI:PCBM (low concentration: 0.5 mg) (d) hysteresis curves of drain current (I_d) versus a gate voltage (V_g) when V g sweeps from −6V→6V→−6V. The arrow indicate negative shift of the hysteresis curve.

다음으로 이런 히스테리시스 특성을 보이는 CNT 트 랜지스터의 수율을 확인하기 위해 총 45개의 소자의 DC I_d-V_g 특성을 측정하였고 게이트 전압 0 V에서 측정된 두 전류 값의 크기를 추출하였다. Fig. 3(a-c)에서 보이는 것 처럼 노란 박스 부분이 히스테리시스 커브를 보이는 소 자들의 영역이며 시냅스 펄스 소자 평가를 위해 선택된 소자들이다. 대략적으로 On과 Off전류 모두 ~100 nA보 다 작은 경우에 안정적인 히스테리시스 특성 커브를 보 였다. 소자의 수율은 Control, Single PCBM, 그리고 Double PCBM 각각 20, 40, 73 %로 Double PCBM소 자의 수율이 가장 높았다. 이는 PCBM 저 분자 물질이 전자를 용이하게 포획하여 Off전류를 안정적으로 만들어 주었기 때문이다. 또한 Double PCBM소자들의 On전류 값의 산포가 다른 소자들에 비해서 상당히 작아 안정적 인 시냅스 소자 특성을 구현하는데 유리할 것으로 판단 된다. Fig. 3(d)는 모든 45 소자들의 On/Off비율을 box plot으로 도식화한 것이다. PCBM을 함유하고 있지 않은 Control소자는 가장 낮은 값 On/Off비율을 보여주고 있 고 PCBM농도와 유전체 구조가 최적화된 Double PCBM 소자는 ~10⁴ 이상의 가장 큰 On/Off비율을 보여주고 있 다. Fig. 3(e)는 Fig. 3(a-c)로부터 추출한 각 소자의 On/ Off비율과 수율을 double-y형태로 plot한 그래프이다. Double PCBM소자는 다른 소자들에 비해서 수율 뿐만 아니라 On/Off비율이 가장 큰 값을 보여주고 있으며 향 후 펄스 기반의 시냅스 특성평가에서 우수한 시냅스 소 자 특성을 보여줄 수 있을 것으로 예측된다. Fig. 3(f) 는 소자들의 장기 기억능력을 측정하기 위해서 각 소자 들을 On과 Off 상태로 각각 만들어놓고 1시간 동안 0.5 V의 드레인 전압만을 인가하면서 전류의 변화를 시간에 따라 측정한 것이다. 각 트랜지스터 소자의 transfer 전 기적 특성이 서로 다르기 때문에 서로 다른 On과 Off 전류값이 관찰되었고 모든 소자들의 장기기억 특성은 매 우 우수하였다. 특히 Double PCBM소자는 상대적으로 낮은 Off값을 나타내었는데 이는 Fig. 3(c)의 전체적으 로 낮은 Off전류값과 서로 밀접한 상관 관계가 있다. 특 별히 Double PCBM소자는 PCBM농도가 다르게 혼입된 더블 유전체 층으로 구성되어 있는데 Al₂O₃층 아래에 있 는 PI:PCBM층의 PCBM 농도가 높아서 일단 포획된 전 자들은 다시 빠져 나오기 쉽지 않은 구조로서 장기 기 억 메모리 저장 층으로서 활용될 수 있다. 그리고 CNT 채널 바로 위에 형성된 PI:PCMB층의 PCBM 농도는 상 대적으로 낮고 이 부분에 포획된 전자는 다시 CNT채널 로 빠져 나오기 쉬운 구조로 형성되어 있다. 이런 구조 는 postsynaptic 스파이크 전류를 안정적으로 생성시키는 데 기여할 것이며 이는 신경 시냅스의 단기 기억 능력 을 모방하는데 활용될 수 있다. 이런 더블 PI:PCBM구 조는 장단기 기억 모두를 효과적으로 제어하고 구현하 기 위해 적합한 유전체 구조이다.

Fig. 3.

(a-c) Histogram of On and Off currents (@ V_g = 0 V) extracted from 45 transistor devices each: (a) control device; (b) single PCBM device; and (c) double PCBM device. Light yellow region indicates regime of transistor data with hysteresis curve. Schemes of Each different dielectric layers are shown in the Figures. (d) Box plot of On/Off ratio of control, single PCBM, and double PCBM devices. (e) Double plots showing average On/Off ratio (left y-axis) and device yield (right y-axis). (f) Retention reliability of On and Off states for all the CNT transistor devices.

두뇌 신경세포의 정보 처리 메커니즘을 대략적으로 살 펴보면, 모든 신경세포는 뉴런과 시냅스로 구성되어 있 으며 시냅스 사이를 통과하는 칼륨이나 칼슘 이온의 이 동으로 수 mv의 전기적인 스파이크가 발생하게 되는데 뇌의 정보 처리와 저장은 이런 시냅스 스파이크 전류 형 태를 통해서 이루어진다.²⁵⁾ 따라서 CNT 시냅틱 트랜지 스터의 postsynaptic 전류 특성을 구현하기 위해서는 펄 스 인가에 따른 드레인 전류의 다이나믹한 동적 변화 커 브를 확보하여야 한다. 이 과정에서 시냅스 전자소자 1 개가 소모하는 에너지량은 femto joule정도가 되어야 실 제 뇌세포 안에 있는 100조개 이상의 시냅스를 모두 구 현할 수 있기 때문에 실제 소모되는 소자의 전력 소모 량을 최소화하는 것이 가장 중요하다. Fig. 4(a)는 input 게이트 전압 펄스 인가에 반응하는 CNT 트랜지스터의 postsynaptic 전류의 동적 변화를 모식화 한 그림이다. 이 때 소스와 드레인 사이의 전압은 0.5 V로 고정되어 테 스트하였다. 또한 각 펄스 구간(빨강, 노랑, 초록 원)에 해당되는 DC sweep 커브에서의 구간들을 Fig. 4(b) 그 래프에서 비교 표시하였다. 특별히 stand-by에서 소비하 는 CNT 트랜지스터의 전류 값을 최소화하기 위해 빨간 원에 해당되는 V_IDLE을 3 V로 고정시키고 V_PULSE값은 6 V로 인가하였다.

Fig. 4.

(a) Schematic image of electrical measurement setup configuration for output postsynaptic current (bottom) in response to input gate voltage pulse (top). (b) Example of DC hysteresis curve region corresponding to pulses testing configuration. (c), (e), and (g) Postsynaptic dynamic current behaviors under 20 repetitive pulse configuration: (c) control device; (e) single PCBM device; and (g) double PCBM device. (d), (f), and (h) Current ratio (I_PEAK/I_BASELINE) change under 20 repetitive pulse configuration: (d) control device; (f) single PCBM device; and (h) double PCBM device.

Fig. 4(c), (e), (g)들은 control, single PCBM, double PCBM소자에서 측정된 시냅틱 트랜지스터소자의 postsynaptic 전류 특성을 보여주고 있다. 검은 선은 20번 테 스트한 값의 raw데이터이고 빨간색은 측정된 모든 값의 평균을 나타내고 있다. 또한 Fig. 4(d), (f), (g)들은 20번 의 측정하는 동안에 기록된 I_PEAK/I_BASELINE 비율을 나타 내는데 이 값은 시냅스 소자에 인가된 게이트 펄스 전 압에 소자가 얼마나 효과적으로 반응하냐의 정도를 나 타내기 때문에 상당히 중요한 시냅스 파라미터 중의 하 나이다. PCBM이 혼입되지 않은 유전체 구조인 control 소자에서도 postsynaptic 전류 특성을 관찰할 수 있었는 데 이는 전자가 PCBM 대신에 PI 폴리머 채인을 hopping 하고 PI 고분자의 결함 부분에 포획되어 순간적으로 CNT의 홀캐리어가 상승하여 전류 역시 상승한 것이다.¹⁷⁾ 이후 전자는 다시 제자리로 돌아와 결국 CNT채널을 통 해 흐르는 전류는 다시 감소하게 된다. 그럼에도 불구 하고 Control 소자의 IBASLINE 값은 대략 ~120 nA 정도 로 상당히 많은 전력이 stand-by 상황에서도 소비되고 있 다는 것을 알 수 있다. 또한 I_PEAK/I_BASELINE 비율 역시 20 % 정도로 상대적으로 낮은 값을 보여주었다. Single PCBM 소자 역시 Control 소자와 거의 유사한 postsynaptic 전류 변화를 보여주었다. 하지만 double PCBM 소자의 경우, I_BASELINE 전류 값은 최소한의 노이즈 수준 정도의 매우 낮은 전류 값(0.5 nA이하)을 보여주고 있으 며 이에 따른 I_PEAK전류 역시 2 nA를 넘지 않는 상당히 작은 postsynaptic 전류 변화 특성을 보여주고 있다. 20 번의 측정하는 과정에서 추출된 I_PEAK/I_BASELINE 비율역시 200 %이상의 높은 값을 보여주고 있어 다른 소자들에 비 해 최소 10배 이상의 높은 값을 나타내고 있다. PCBM 농도를 독립적으로 제어한 더블 유전체 층을 사용하여 Off전류값을 최소화 하는 동시에 postsynaptic 전류 변화 를 최적화했기 때문에 위와 같이 우수한 시냅틱 전류 특 성을 확보할 수 있었다. Postsynaptic 전류는 Fig. 4(c), (e), (g) 그래프들에서 보이는 것처럼 유전체에 상관없이 수 백 msec 시간 동안 지속되었다. 이런 극 저전력 시 냅스 단위 소자를 효율적으로 집적화하면 아날로그 로 직이나 차세대 뉴로모픽 시스템에 적용되어 상당히 우 수한 특성을 나타낼 수 있을 것이다.

4. 결 론

본 연구에서는 PI 폴리머에 혼입된 PCBM 유기 저 분 자를 전하 포획 소재로 사용하고 CNT 카본소재를 반도 체 채널로 사용하여 CNT시냅틱 트랜지스터를 제작하고 특성을 평가하였다. 구체적으로 3가지의 서로 다른 유전 체 층을 가지고 있는 CNT트랜지스터 소자들을 제작하 였고 전기적 특성의 차이점을 살펴보았다: 대조군 Al₂O₃/ PI 유전체층 기반의 CNT트랜지스터(Control device), 첫 번째 실험군인 Al₂O₃/PI:PCBM(0.1 wt%) 유전체 층 소자 (Single PCBM device), 그리고 두 번째 실험군인 Al₂O₃/ PI:PCBM(0.1 wt%)/PI:PCBM(0.05 wt%) 유전체 층 소자 (Double PCBM device). 통계데이터에 기반하여 Off전류, On전류, 수율, 장기간 정보 유지 안정성 등의 주요한 트 랜지스터 파라미터들을 추출하여 비교한 결과 double PCBM 소자가 가장 우수한 메모리 특성을 보여주었다. 또한 동일 소자에서 시냅스 전기적 특성 평가 결과 매 우 낮은 nA이하의 전력만을 소비하였으며 peak전류의 비 율 역시 가장 우수한 특성을 보여주었다. 이런 전기적 특성들은 반복적인 펄스 구동 테스트 환경에서도 신뢰 성 있게 관찰되었다. PCBM에 포획된 전자는 수백 msec 의 상대적으로 짧은 시간동안 갇혀 있다가 결국 relaxation 되어 postsynaptic 전류 특성을 나타낸 반면, 특정 테스 트 환경에서는 비 휘발성 특성을 발현시킬 수 있었다. 이는 뇌가 가지고 있는 단기 또는 장기 기억을 모방하 는 것이며 향후 이런 시냅스 구조를 효율적으로 집적화 한 플랫폼은 차세대 뉴로모픽 시스템에 응용될 수 있을 것으로 기대한다.