1. 서 론

일반적으로 실리콘 웨이퍼는 COP (crystal originated particles), FPD (flow pattern defect), OiSF (oxygen induced stacking fault), BMD (bulk micro defect) 등 의 결정 결함을 주요 사양으로 규정하여 웨이퍼를 분 류한다.¹⁾ 실리콘 웨이퍼는 등급에 따라서 프라임, 테스 트, 더미 등급으로 분류하고 있으며, 반도체 산업에 핵 심 소재로 알려진 프라임 웨이퍼는 가장 품질이 좋은 웨 이퍼를 의미한다.²⁾ 프라임 웨이퍼는 재료의 순도 및 평 탄도와 같은 사양이 규정에 맞게 생산되며 사양의 편차 가 거의 없기 때문에 결과의 재현성을 필수로 하는 반 도체 소자 제조 및 연구 개발에 직접 사용된다.^2-3) 테스 트 웨이퍼는 프라임 웨이퍼와 동일한 방법으로 제조되 고 있으나, 제조공정 중 규격을 맞추지 못한 웨이퍼를 의미하고 있다.⁴⁾ 웨이퍼 결정 결함은 소자 수율 및 품 질에 영향을 주며, 테스트 웨이퍼가 프라임 웨이퍼보다 더 높은 결함 밀도를 가진 것으로 알려져 있다.¹⁾ 따라 서 높은 결정 결함으로 인해 테스트 웨이퍼는 반도체 소 자 제조에 직접 사용되지 않고, 프라임 웨이퍼가 생산 라인에 투입되기 전에 테스트 및 모니터링용으로 사용 된다.^2,4) 가장 낮은 등급의 더미 웨이퍼는 실리콘 웨이 퍼 생산과정 중에 사양에 미달하는 웨이퍼로 실리콘 웨 이퍼가 필요하지만, 제품의 좋은 품질은 필요로 하지 않 는 산업에 사용된다. 주로 실리콘 웨이퍼 생산 공정 중 공정의 균일성을 위하여 로(furnace)나 챔버를 사용하는 공정 등 배치(batch) 타입으로 진행되는 공정 중에 프라 임 웨이퍼의 수가 배치에 들어가야 하는 웨이퍼의 수보 다 적을 때 추가로 적용된다.³⁾ 이러한 테스트 및 더미 웨이퍼는 용도와 목적에 따라 공정에 1회 혹은 수회 동 안 사용되는데, 이때 발생하는 열적 스트레스 및 오염 으로 인하여 사용 횟수가 제한된다.^3-4) 최근 메모리 반 도체 및 시스템 반도체 수요의 급증과 반도체 소자의 고 집적화 및 고기능화 추세에 따라 핵심 소재인 실리콘 웨 이퍼에 대한 공정 수요가 증가함에 따라 테스트 웨이퍼 에 대한 수요도 함께 증가하고 있다.^4-5) 테스트 웨이퍼 는 반도체 생산라인에서 테스트 용도로 사용되지만 프 라임 웨이퍼에 비해 품질이 떨어지기 때문에 반도체 소 자 제조 시 더 정확한 결과를 제공하기 위해서는 테스 트 웨이퍼의 기술 향상 및 프라임 웨이퍼와의 결함 농 도 분석이 필요하다.

웨이퍼의 품질은 결정성장 및 웨이퍼를 제작하는 과정 을 통하여 얼마나 결함이 발생하는가에 따라 결정되 며, 결정 결함과 외부 오염원에 의한 결함으로 크게 나 뉜다.^6-7) 그 중 외부 오염원의 경우에는 식각 또는 세정 공정에 의하여 대부분 쉽게 제거되지만, 단결정 성장 과 정에서 존재하는 결정결함은 세정공정에 의해 제거되지 않으며 이러한 결정결함은 표면 거칠기와 표면 결함 농 도의 분석을 통해 확인할 수 있다.⁶⁾ 표면 거칠기는 기 준 평면에 대한 웨이퍼 두께의 변화로 정의되는 웨이퍼 의 평탄도에 따라 달라진다. 반도체 제조 공정 안에서 CMP (chemical mechanical polishing) 공정은 가장 대 표적인 평탄화 기술로 total thickness variation (TTV), bow, warp 등의 결과에 따라 웨이퍼의 평탄도가 결정되 고 웨이퍼의 등급에 지배적인 영향을 준다.^8-9) 또한 표 면 거칠기는 실리콘의 불순물, 온도, 표면의 결정 및 결 정면의 방향 등의 영향을 받는 전자와 정공의 이동도에 영향을 주며, MOSFET의 이동도는 반도체 기판과 절연 막 사이 계면의 거칠기 및 결함에 의해 영향을 받는다.¹⁰⁾

본 연구에서는 테스트 웨이퍼와 프라임 웨이퍼의 거칠 기 및 결함을 비교분석하여 테스트 웨이퍼 품질 향상 가 능성을 연구하였다. 따라서 웨이퍼의 표면 결함을 직접 관찰하는 것이 불가능하기 때문에 테스트 웨이퍼와 프 라임 웨이퍼의 표면에 high-k 산화막을 형성한 후 표면 거칠기 및 전기적 특성을 비교해보았다. Au/Al₂O₃/p-Si 구조의 post-metalization annealing (PMA) 처리를 통하 여 누설전류 밀도와 고정 전하 밀도, 전기적 평형 결함 밀도를 계산하여 프라임, 테스트 웨이퍼의 결함 특성의 차이를 확인하였다.

2. 실험 방법

본 연구에서는 초크랄스키 (Czochralski, CZ)법으로 제 조 후 붕소 (B)를 도핑하여 ~ 18 Ωcm 저항을 갖는 p- 타입의 프라임 등급 Si (100) 기판과, 동일한 방법으로 제조 후 붕소를 도핑하여 1 ~ 100 저항을 갖는 p-타입의 테스트 등급 Si (100) 기판을 사용하였다. 프라임, 테스 트 실리콘 웨이퍼는 비교를 위해 동일한 세척 과정으로 진행하였다. 실리콘 웨이퍼를 3 × 3 cm² 크기로 절단한 후 RCA 방법을 적용하여 표면에 잔류하는 유, 무기 불순물 을 제거하였다. RCA 후 실리콘 웨이퍼를 0.5 vol% 불산 용액에 1분간 침지시켜 자연 산화막 층을 제거하고 증류 수(distilled water, DI water)에 세척하였다. 원자층 증착 법(ALD) 공정은 TMA (trimethylaluminum)를 전구체 로 사용하여 진행되었으며, 세척된 실리콘 웨이퍼 위에 ~ 5 nm의 Al₂O₃ 층을 제조하였다. Chamber 온도는 100 °C, Source는 각각 T M A 10°C, H₂O 10 °C의 온도로 설정하였으며, carrier gas인 N₂ 가스를 50 sccm으로 흘려 보내면서 1 사이클 당 TMA Pulse (0.2 s), TMA Purge (20 s), H₂O Pulse (0.2 s), H₂O Purge (20 s) 단계로 총 61 사이클 진행하여 ~ 5 nm의 Al₂O₃ 층을 형성하였다.

프라임 웨이퍼와 테스트 웨이퍼 표면의 거칠기 차이를 분석하기 위해 원자힘 현미경(AFM)으로 웨이퍼의 산화 막 층의 형성 전후 표면 roughness를 분석하였다. 형성 된 산화물의 전기적 특성을 분석하기 위하여 <Au/Al₂O₃/ p-Si> 구조를 제조하였다. Au 전극은 지름 0.3mm를 갖 는 원형 섀도우 마스크를 통한 DC magnetron sputtering 방법을 사용하여 증착되었다. MOS 소자 제조 후 샘플 표면에 잔류하는 -OH기와 수분을 제거하기 위해 PM A 처리를 실시하였다. PMA 공정은 5 vol% H₂와 95 vol% Ar 분위기에서 250 °C 10분간 진행하였으며, PMA 공정 유무에 따른 전기적 특성을 알아보기 위해 MS TECH model 8000 프로브 스테이션과 LCR 미터(4284A, Agilent) 장비를 통해 커패시턴스-전압(Capacitance-Voltage, C-V) 을 측정하였고, 프로브 스테이션과 KEITHLEY 2636A Sourcemeter 장비로 전류-전압(Current-Voltage, I-V)을 측 정하였다.

3. 결과 및 고찰

프라임 웨이퍼와 테스트 웨이퍼의 표면 거칠기의 차이 의 유무를 확인하기 위해 세척 과정을 끝낸 각 샘플을 AFM으로 측정하여 결과는 Fig. 1(a), (b)에 나타내었다. 또한 샘플의 표면 거칠기가 균일한지 확인하기 위해 측 정된 면적(1 × 1 mm) 보다 작은 250 × 250 nm의 크기를 적용하여 부분적으로 Root-mean-square (R.M.S.) 거칠기 값의 편차를 확인해보았다. 실선 부분은 R.M.S. 거칠기 값이 가장 큰 부분을 나타내며, 점선 부분은 가장 낮은 부분을 나타낸다. Fig. 1(a)는 프라임 웨이퍼, Fig. 1(b) 는 테스트 웨이퍼의 표면을 나타내며, 이에 대한 R.M.S. 거칠기는 Fig. 2(a) 부분을 통해 표현하였고, 전체 면적 (1 × 1 μm)에 대한 R.M.S. 거칠기는 점으로 표현하였으 며, R.M.S. 거칠기 값을 Table 1(a), (b)에 정리하였다. 이 결과를 보면 프라임 웨이퍼와 테스트 웨이퍼의 전체 면적에 대한 R.M.S. 거칠기 차이는 0.02 nm 정도로 확 인되었다. 추가적으로 프라임 웨이퍼는 최대 0.025 nm의 오차를 나타내었고, 테스트 웨이퍼는 최대 0.011 nm의 오 차를 나타내었다. 본래는 프라임 웨이퍼가 더 낮은 거 칠기 값을 가지는 것을 예상하였지만, 테스트 웨이퍼가 더 낮은 거칠기 값을 나타내었다. 수치상으로 0.2Å 차 이는 의미를 부여하기 어려울 것으로 판단되며 두 웨이 퍼는 동일 수준의 평탄도를 갖는다고 할 수 있다. 다음 으로 세척 공정이 끝난 웨이퍼 위에 ALD 공정으로 산 화물(Al₂O₃)를 5 nm 올린 후 각 샘플을 AFM으로 한 번 더 측정하여 그 결과는 Fig. 1(c), (d)에 나타내었다. Fig. 1(c), (d)는 각각, ALD 공정 후 산화막이 증착된 프라임 웨이퍼, 테스트 웨이퍼를 나타낸다. 이전 과정 과 동일하게 250 × 250 nm의 크기를 적용하여 부분적 으로 R.M.S. 거칠기 값의 편차를 확인하였다. 이에 대 한 R.M.S. 거칠기는 위와 동일하게 Fig. 2(b)에 나타내 었으며, R.M.S. 거칠기 값을 Table 1(c), (d)에 정리하였 다. 결과를 보면 전체 면적에 대한 R.M.S. 거칠기 값의 차이는 프라임 웨이퍼가 0.018 nm 높게 측정되었으나, 편차를 보면 테스트 웨이퍼의 경우가 0.1 nm로, 비교적 큰 차이를 나타내었고, 프라임 웨이퍼에 비해 약 2배 정 도 큰 편차를 나타내었다. 실리콘 웨이퍼 위에 산화물 을 증착할 때 웨이퍼 표면을 살펴보면, dangling bond 에 H₂O Pulse시 Si-OH 결합이 형성되고 TMA Pulse 시 TMA 전구체와 음으로 하전 된 OH 표면 사이의 쿨 롱 인력에 의해 energy barrier가 상당히 낮아져 Si-OAl( CH₃)₂ 결합을 야기하며 그 후 다시 H₂O Pulse 시 Si- O-Al-O 형식으로 반복되어 dangling bond에 Al과 산소 가 반복하는 구조로 적층 된다.^11-12) 테스트 웨이퍼의 경 우에는 더 많은 결정 결함이 존재하며 이는 void와 비 슷한 부피의 형태로 나타난다.¹³⁾ 이때 내부에 압축 응력 장이 발생하여 stress 받는 구간이 형성되는데, 이 구간 에서 dangling bond가 집중적으로 형성되어 산화막 형 성 시 집중적으로 growth 하여 위와 같은 결과를 나타 낸 것으로 예상된다. 결과적으로 전체적인 표면 거칠기 는 테스트 웨이퍼가 더 낮으며, 평탄도는 프라임 웨이 퍼가 더 좋은 것으로 확인되었다.

Fig. 1

AFM images (1 × 1 μm) before and after ALD process according to Si wafer grade, includes highest (real line box) and lowest (dot line box) R_q values for each sample: before ALD process Prime wafer (a), Test wafer (b), after ALD process Prime wafer (c), Test wafer (d).

Fig. 2

AFM RMS total roughness of total area (dot) and deviation of the highest and lowest values (line) before and after ALD process.

Table 1

AFM RMS total roughness of total area and roughness of the highest and lowest part: before ALD process (a) Prime wafer, (b) Test wafer, after ALD process (c) Prime wafer, (d) Test wafer.

Fig. 3은 <Au/Al₂O₃/p-Si(100)> MOS 구조의 프라임, 테스트 웨이퍼의 전류-전압 특성을 나타내며 (a)는 PM A 처리 전, (b)는 5 vol% H₂와 95 vol% Ar 분위기에서 PMA를 250 °C, 10분간 진행한 후의 결과이다. -1 V에서 의 누설전류 밀도는 PMA 처리 전과 후 프라임 웨이퍼 가 테스트 웨이퍼보다 더 낮은 값을 나타내며, PMA 후 프라임 웨이퍼의 경우 1.07 × 10^-4 A/cm², 테스트 웨이 퍼의 경우는 5.61 × 10^-4 A/cm²로 프라임 웨이퍼가 5배 정도 낮은 값을 보인다. 일반적으로 표면 거칠기가 크 면 누설 전류도 큰 값을 나타낸다. 하지만 앞선 결과에 서 프라임 웨이퍼의 표면 거칠기는 테스트 웨이퍼보다 큰 결과를 보였지만, 전류 전압 측정 결과에서는 프라 임 웨이퍼가 더 낮은 누설전류가 측정되었다. 누설전류 는 일반적으로 절연층 두께와 표면 결함의 영향을 많이 받는다. 절연층 두께는 두 웨이퍼 모두 5 nm로 동일하 게 진행하여 두께에 의한 영향은 없다고 가정하면, 누 설전류의 차이는 표면 혹은 Si층과 oxide 사이의 계면 결함 차이로 예상된다. 위의 결과로 큰 폭은 아니지만 프라임 웨이퍼가 더 적은 표면 및 계면 결함을 가지는 것으로 예상할 수 있다. 이를 확인하기 위해 산화막 내 부에 존재하는 결함을 분석하였다.

Fig. 3

I-V curves for the <Au/Al₂O₃/p-Si(100)> Prime and Test wafer : (a) without PMA and (b) with PMA at 250 °C in hydrogen.

Fig. 4(a), (b)는 P M A 처리 전과 후의 웨이퍼 등급에 따른 <Au/Al₂O₃/p-Si(100)> MOS 구조의 1 M Hz에서 측 정한 커패시턴스-전압 곡선을 보여주며 (a)는 PM A 처리 전, (b)는 PMA 처리 후의 결과이다. 웨이퍼의 등급에 따 라 커패시턴스-전압 특성이 다르게 측정되었으며, PMA 처리 후 프라임, 테스트 웨이퍼는 2.6 ~ 3.2 V의 양의 이 동이 확인되었다. 또한, PMA 처리 전 hysteresis는 프라 임 웨이퍼가 0.54 V, 테스트 웨이퍼의 경우 0.57 V로 프 라임 웨이퍼가 0.03V 더 작고, Flat band voltage는 프 라임 웨이퍼가 -3.05 V, 테스트 웨이퍼는 -3.64 V로, 이 상적인 Flat band voltage에 프라임 웨이퍼가 0.60V 더 가까운 결과가 확인되었다. Oxide capacitance는 프라임 웨이퍼가 0.81 μF/cm², 테스트 웨이퍼는 0.46 μF/cm²로 약 2배 높게 나타났으며, 이는 하전이 많이 발생하여 절연 특성이 좋아져, 낮은 누설전류가 야기된 것으로 판 단된다. 이는 앞선 Fig. 3의 데이터와 동일한 결과라 할 수 있다. 또한, PMA 처리로 인한 표면의 흡착 수분 및 OH기와 같은 표면의 결함을 제거한 후 두 웨이퍼의 Oxide capacitance는 0.56 μF/cm²로 유사한 값을 보이며, hysteresis는 프라임 웨이퍼가 0.053 V, 테스트 웨이퍼는 0.181 V로 프라임 웨이퍼가 0.13V 더 작고, Flat band voltage는 프라임 웨이퍼가 -0.17 V, 테스트 웨이퍼의 경 우 -0.52V로 프라임 웨이퍼가 더 이상적인 결과를 보 이는 것으로 보아 계면 결함이 누설 전류에 영향을 준 것으로 예상된다. 결과적으로 소자에 영향을 주는 산화 막 내부 결함에 의한 차이를 확인하기 위해 계면 결함 은 분석을 진행하였다. Fig. 4(c-f)는 웨이퍼 등급에 따 른 <Au/Al₂O₃/p-Si(100)> MOS 구조의 산화물 영역의 전기 결함 밀도를 나타내며, (c)는 PM A 처리 전, (d)는 PMA 처리 후, (e)는 전기적 평형 결함 밀도, (f)는 고 정 전하 밀도를 나타낸다. Fig. 4(c), (d)를 보았을 때 PMA 처리 후 웨이퍼의 voltage sweep에 따른 hysteresis 는 크게 감소하였으며, PMA 처리 전과 후 모두 프라 임 웨이퍼의 hysteresis는 테스트 웨이퍼보다 더 작은 것 으로 측정되었다. Fig. 4(e)는 hysteresis로부터 산화물 층 의 전기적 평형 결함 밀도의 계산 결과를 나타내었다. hysteresis는 voltage sweep시 축적 상태로부터 반전 상 태까지의 느린 준위(slow state)로부터 야기된 전자 이동 도 차이로 인하여 발생하며, 전기적 평형 결함 밀도는 다음의 식 (1)을 통해 계산하였다.

Fig. 4

C-V curves at 1 MHz for <Au/Al₂O₃/p-Si(100)> MOS structure (5% hydrogen atmosphere at 250 °C for 10 min): (a) without PMA, (b) with PMA, Electric defect density in oxide layers (c) without PMA, (d) with PMA, Calculation results of (e) N_ss and (f) N_f.

여기서 ΔV_SS는 커패시턴스-전압 곡선의 중간 지점의 hysteresis이며, C_ox는 산화막 커패시턴스, q는 전하량을 의미한다. PMA 처리 전의 전기적 평형 결함 밀도는 프 라임 웨이퍼의 경우 2.76 × 10¹² cm^-2, 테스트 웨이퍼의 경우는 1.91 × 10¹² cm^-2로 테스트 웨이퍼가 더 적게 나 타났다. PMA 처리 후 프라임 웨이퍼는 1.96 × 10¹¹ cm^-2, 테스트 웨이퍼는 6.75 × 10¹¹ cm^-2로 두 샘플의 전기적 평형 결함 밀도는 감소하였으며, 프라임 웨이퍼가 PM A 처리로 인한 표면 결함 제거 후 테스트 웨이퍼 보다 낮 은 전기적 평형 결함 밀도를 나타냈다. Fig. 4(f)의 결 과는 고정 전하 밀도로 Al₂O₃/Si 계면의 suboxide에 존 재하며, 다음의 식 (2)를 통해 계산하였다.

여기서 ΔV_fb는 Flat band voltage의 차이로, 측정된 Flat band voltage와 <Au/Al₂O₃/p-Si(100)> 구조의 이상 적인 Flat band voltage인 0.4V의 차이로 계산되었다. Flat band voltage의 이동은 고정 전하 밀도가 suboxide 에 존재하게 되면 oxide charge에 의해서 이동되며, 이 는 oxide 내의 전하의 양에 의존한다. PMA 처리 전의 고정 전하 밀도는 프라임 웨이퍼의 경우 1.76 × 10¹³ cm^-2, 테스트 웨이퍼는 1.35 × 10¹³ cm^-2으로 프라임 웨이퍼가 더 높은 고정 전하 밀도를 보이지만 P M A 처리 후 프 라임 웨이퍼는 2.11 × 10¹² cm^-2, 테스트 웨이퍼는 3.44 × 10¹² cm^-2로 프라임 웨이퍼가 더 작은 값을 보였다. 또 한 P MA 처리 후에 고정 전하 밀도 값이 절반 이상 감 소하였으며 측정된 Flat band Voltage를 보았을 때 프라 임 웨이퍼는 -0.12 V, 테스트 웨이퍼는 -0.34 V로 프라임 웨이퍼가 이상적인 Flat band voltage (0.4 V)에 가깝다 는 것을 보여준다.

4. 결 론

본 연구에서는 테스트 웨이퍼의 품질 향상 가능성을 연 구하기 위해 프라임 웨이퍼와 테스트 웨이퍼의 표면에 high-k 산화막을 형성한 후 표면 거칠기 및 계면 결함 특성을 비교분석 하였으며, PMA 처리 여부에 따른 결 함 농도 특성의 차이를 확인하였다. 표면 거칠기를 확 인한 결과, 테스트 웨이퍼의 거칠기가 프라임 웨이퍼와 비교하였을 때 세척 후 0.020 nm, 산화막을 올린 후 0.018 nm 더 작게 나타났지만, 수치상으로 의미를 부여 하기 어려울 것으로 판단되었으며, 산화막을 올린 후 테 스트 웨이퍼의 편차는 0.1 nm로 프라임 웨이퍼에 비해 2배 큰 편차가 확인되었다. 웨이퍼 등급에 따른 누설 전 류를 확인하기 위해 전류-전압 분석을 확인한 결과, PMA 후 프라임 웨이퍼가 1.07 × 10^-4 A/cm², 테스트 웨이퍼는 5.61 × 10^-4 A/cm²로 프라임 웨이퍼가 5배 정도 낮은 값 을 보였다. 산화막 두께가 동일하여 영향이 없다고 가 정하였을 때 누설전류의 이러한 차이는 표면 및 계면 결 함의 영향으로 예상되어 커패시턴스-전압 특성을 분석 하였다. 그 결과, PMA 이전은 프라임 웨이퍼의 Oxide capacitance가 0.81 μF/cm², 테스트 웨이퍼는 0.46 μF/cm² 로 약 2배 높게 나타났으며, 프라임 웨이퍼가 hysteresis 는 0.03V 작고, 이상적인 Flat band voltage에 0.600 V 더 가까운 결과가 확인되었다. 또한, PMA 후의 결과는 Oxide Capacitance가 0.56 μF/cm²로 유사한 값을 나타내 고, 프라임 웨이퍼가 hyteresis는 0.13 V 작고, 이상적인 Flat band voltage에 0.352 V 가까운 결과를 보였다. 이 를 통해 PM A 전후 모두 누설전류의 차이가 계면 결함 과 연관이 있음을 확인하였다. 산화막 내부 결함의 차 이를 확인하기 위해 분석한 결과 PMA 전의 전기적 평 형 결합 밀도는 프라임 웨이퍼는 2.76 × 10¹² cm^-2, 테스 트 웨이퍼는 1.91 × 10¹² cm^-2, 고정 전하 밀도는 프라임 웨이퍼의 경우 1.76 × 10¹³ cm^-2, 테스트 웨이퍼는 1.35 × 10¹³ cm^-2로 프라임 웨이퍼가 Oxide capacitance의 영향 으로 더 높은 전기적 결함 밀도를 보였다. 그러나 PM A 후의 결과 전기적 평형 결합 밀도는 프라임 웨이퍼가 1.96 × 10¹¹ cm^-2, 테스트 웨이퍼는 6.75 × 10¹¹ cm^-2, 고정 전하 밀도는 프라임 웨이퍼는 2.11 × 10¹² cm^-2, 테스트 웨이퍼는 3.44 × 10¹² cm^-2로 프라임 웨이퍼가 더 낮은 결 함 밀도를 갖는 것이 확인되었다. 위 결과로 테스트 웨 이퍼와 프라임 웨이퍼의 표면 거칠기 및 결함의 차이를 확인하였으며, 프라임 웨이퍼의 계면 결함이 더 작은 것 으로 확인되었다.